LI16 and ADD16
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parent
7e855a03f4
commit
00eadf1b64
2
.gitignore
vendored
2
.gitignore
vendored
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@ -1,5 +1,5 @@
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impl/
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impl/
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**/*.gprj
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**/*.gprj*
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tests/*.vcd
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tests/*.vcd
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tests/out
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tests/out
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src/gowin_*/
|
src/gowin_*/
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@ -89,8 +89,10 @@ module Beepo #(
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||||||
`TX: r_arg_types_packed = `TX_ARGS;
|
`TX: r_arg_types_packed = `TX_ARGS;
|
||||||
`NOP: r_arg_types_packed = `NOP_ARGS;
|
`NOP: r_arg_types_packed = `NOP_ARGS;
|
||||||
`ADD8: r_arg_types_packed = `ADD8_ARGS;
|
`ADD8: r_arg_types_packed = `ADD8_ARGS;
|
||||||
|
`ADD16: r_arg_types_packed = `ADD16_ARGS;
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||||||
`ADDI8: r_arg_types_packed = `ADDI8_ARGS;
|
`ADDI8: r_arg_types_packed = `ADDI8_ARGS;
|
||||||
`LI8: r_arg_types_packed = `LI8_ARGS;
|
`LI8: r_arg_types_packed = `LI8_ARGS;
|
||||||
|
`LI16: r_arg_types_packed = `LI16_ARGS;
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||||||
default: r_arg_types_packed = {ARG_N, ARG_N, ARG_N, ARG_N};
|
default: r_arg_types_packed = {ARG_N, ARG_N, ARG_N, ARG_N};
|
||||||
endcase
|
endcase
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||||||
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||||||
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@ -167,8 +169,10 @@ module Beepo #(
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`TX: r_state <= DONE;
|
`TX: r_state <= DONE;
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||||||
`NOP: ;
|
`NOP: ;
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||||||
`ADD8: set_register(r_arg_regs[0], r_registers[r_arg_regs[1]] + r_registers[r_arg_regs[2]][7:0]);
|
`ADD8: set_register(r_arg_regs[0], r_registers[r_arg_regs[1]] + r_registers[r_arg_regs[2]][7:0]);
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||||||
|
`ADD16: set_register(r_arg_regs[0], r_registers[r_arg_regs[1]] + r_registers[r_arg_regs[2]][15:0]);
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||||||
`ADDI8: set_register(r_arg_regs[0], r_registers[r_arg_regs[1]] + r_arg_imm[7:0]);
|
`ADDI8: set_register(r_arg_regs[0], r_registers[r_arg_regs[1]] + r_arg_imm[7:0]);
|
||||||
`LI8: set_register(r_arg_regs[0], r_arg_imm);
|
`LI8: set_register(r_arg_regs[0], r_arg_imm);
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||||||
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`LI16: set_register(r_arg_regs[0], r_arg_imm);
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||||||
endcase
|
endcase
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||||||
// r_tx_send_ctrl[0] <= ~r_tx_send_ctrl[0];
|
// r_tx_send_ctrl[0] <= ~r_tx_send_ctrl[0];
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||||||
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@ -201,7 +205,7 @@ module Beepo #(
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Multi7 display (
|
Multi7 display (
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.i_clk(i_clk),
|
.i_clk(i_clk),
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||||||
.i_hex({r_registers[1][7:0], r_registers[2][7:0]}),
|
.i_hex({r_registers[1][15:0]}),
|
||||||
.o_segments_drive(o_segments_drive),
|
.o_segments_drive(o_segments_drive),
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||||||
.o_displays_neg(o_displays_neg)
|
.o_displays_neg(o_displays_neg)
|
||||||
);
|
);
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@ -11,6 +11,8 @@
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// Binary register-register operations
|
// Binary register-register operations
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`define ADD8 'h03
|
`define ADD8 'h03
|
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`define ADD8_ARGS {ARG_R, ARG_R, ARG_R, ARG_N}
|
`define ADD8_ARGS {ARG_R, ARG_R, ARG_R, ARG_N}
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||||||
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`define ADD16 'h04
|
||||||
|
`define ADD16_ARGS {ARG_R, ARG_R, ARG_R, ARG_N}
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||||||
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||||||
// Merged divide-remainder
|
// Merged divide-remainder
|
||||||
`define DIRU8 'h20
|
`define DIRU8 'h20
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||||||
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@ -32,6 +34,8 @@
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||||||
// Load immediate
|
// Load immediate
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||||||
`define LI8 'h48
|
`define LI8 'h48
|
||||||
`define LI8_ARGS {ARG_R, ARG_B, ARG_N, ARG_N}
|
`define LI8_ARGS {ARG_R, ARG_B, ARG_N, ARG_N}
|
||||||
|
`define LI16 'h49
|
||||||
|
`define LI16_ARGS {ARG_R, ARG_H, ARG_N, ARG_N}
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// Conditional jump
|
// Conditional jump
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||||||
`define JEQ 'h56
|
`define JEQ 'h56
|
35
src/programs/add16.mi
Normal file
35
src/programs/add16.mi
Normal file
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@ -0,0 +1,35 @@
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#File_format=Bin
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#Address_depth=32
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#Data_width=8
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00000000
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01001001
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00000001
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00100011
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01000110
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01001001
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00000010
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01000110
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00100011
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00000011
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00000001
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00000001
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00000010
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00000001
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00000000
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@ -10,11 +10,11 @@ module spMem(
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);
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);
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reg [0:255] mem = {
|
reg [0:255] mem = {
|
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8'h0,
|
8'h0,
|
||||||
8'h48, 8'h01, 8'h23,
|
8'h49, 8'h01, 8'h23, 8'h46,
|
||||||
8'h48, 8'h02, 8'h46,
|
8'h49, 8'h02, 8'h46, 8'h23,
|
||||||
8'h03, 8'h01, 8'h01, 8'h02,
|
8'h03, 8'h01, 8'h01, 8'h02,
|
||||||
8'h01,
|
8'h01,
|
||||||
160'h0
|
144'h0
|
||||||
};
|
};
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||||||
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||||||
reg [7:0] r_out;
|
reg [7:0] r_out;
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